本课程设计使用Candence Virtusos软件设计“二级放大器”原理图及版图；
工艺库：浙江无锡上华公司（CSMC）0.5um CMOS库
本文主要为了记录基本操作步骤，以备下次操作
原理图绘制及功能仿真
启动cadence建立library
启动cadence之后的界面如下图所示
点击Tools—Library Manager管理库，界面如下图所示
然后File——新建库
点击新建的库，File-new-cell view,cell自己命名，type类型选择schematic，开始画原理图
画原理图常用快捷键：
i——添加元器件
p——添加输入输出引脚
f——原理图画面居中
[——缩小两倍
]——扩大两倍
w——连线
q——查看全图属性
c——复制(先点击c然后选中元器件复制)
原理图设计
画出原理图如下所示
原理图设计完成之后，可以自动生成封装模块，具体步骤是
Create-Cellview-From Cellview
在接下来的界面中可以选择端口引脚的位置（top、left、right、button）
或者自己创建封装模块，具体方法是，在库的界面创建一个cell view ,cell选项名字和前面原理图相同
type选项选择schematic symbol,然后再自己画一个封装图形。
功能仿真电路
在库的界面新建一个cell view ,注意cell选项的名字不能和前面的相同，type选项选择schematic
使用快捷键 i 添加前面的封装模块，选择自己创建的库，选择封装模块即可；
接着添加其他元器件连接好电路图如下
功能仿真测试
在仿真电路界面点击左上角菜单栏的launch-ADE L
点击setup添加仿真文件
具体路径如下,注意选择tt
ac仿真
点击analysis-choose配置如下，简易建议选择1-1G~10G
点击绿色的run按钮，开始运行，显示successful之后，如下操作选择信号端口
界面会跳到仿真电路，鼠标点击 vout的连接线和vnnn的连接线后会自动跳出相频曲线图如下
版图绘制
自动生成版图器件或手动添加版图器件
在library manager界面创建一个新的 ‘cell view’,选择配置如下
cell名字与原理图一致
Type类型选择layout
注意 ：下面的Application的open with的选择，如果是自动生成版图选择Layout XL,手动添加则选择Layout L；
点击确定之后，会生成一个绘制版图的界面
点击 Connectivity-Generate-All From Source会跳出一个选择框如下
第一项的Specify Defult Values for All pins的Layer选择金属1a1 drawing，width和height在本设计中选择0.6，点击Apply
选中下面显示框中的所有引脚端口，点击update-OK,器件导入成功，可能此时的器件只是显示一个红框，可以点击Option-Display在左下方有个Strat和Stop，把Stop数值改为20，则可显示具体器件；
此外还可以显示版图器件之间的连线关系Connectivity-Incomplete Nets-Show/Hide All可以开启或者关闭连线；
至此开始画版图……
画版图时注意：
- 边画边跑DRC检测，有错误及时修改;
画版图快捷键：
r——画矩形
k——创建尺子
shift+k——清除所有尺子
m——移动
s——拉伸
DRC检测较为简单就不再记录，记录下LVS的操作ian 过程
进行LVS检测之前需要在下面界面中设置
在打开的界面中Library Browser选择先前的原理图文件，在Run Directory选择先前创建的library，点击确定之后如果显示Successful则ok;
进入LVS界面选择Inputs(别忘了选择仿真Rules文件)，在Layout选项卡选择Export from layout viewer,同样在Netlist选型卡选择Export from layout viewer，至此可以开始Run LVS
背栅版图
vdd背栅：从里至外是 W1(白色) TO A1 SN
vss背栅：从里之外是W1(白色) TO A1 SP
总结
本文的目的是为了记录cadence原理图及版图设计的过程，cadence的功能灰常宏大，更深的部分如果自己选择集成电路这条路的话，兴许有机会探索。
视频部分可以参考youtube的一位工程师关于反相器版图设计的视频，由于某些都知道的原因，我将其搬运到自己的bilibili；
